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ABCDEIORSTVWY

Signals index

A
 a : ansi_port_list : input
Connects up to:test_port_order:c1:a 
 a : mux8 : input
 a : mux8_ansi_ports : input
 a : Nbit_adder : input
 a : Nbit_adder2 : input
 a : new_event_control : input
 a : paramter_port_list : input
 a : signed_test : input
 a : test_port_order : wire
Connects down to:ansi_port_list:c1:a 
 address : ram : input
 alu : mux8_ansi_ports : reg
 array1 : selects_and_arrays : reg
 array2 : selects_and_arrays : reg
 array3 : selects_and_arrays : wire
B
 b : ansi_port_list : output reg
Connects up to:test_port_order:c1:b 
 b : mux8 : input
 b : mux8_ansi_ports : input
 b : Nbit_adder : input
 b : Nbit_adder2 : input
 b : new_event_control : input
 b : paramter_port_list : output
 b : test_port_order : wire
Connects down to:ansi_port_list:c1:b 
 byteN : selects_and_arrays : wire
 byte_num : selects_and_arrays : reg
C
 c : ansi_port_list : output reg
Connects up to:test_port_order:c1:c 
 c : Nbit_adder : wire
 c : Nbit_adder2 : wire
 c : test_port_order : wire
Connects down to:ansi_port_list:c1:c 
 chip_select : ram : input
 ci : Nbit_adder : input
 ci : Nbit_adder2 : input
 clock : reg_init_assign_test : reg
 clock2 : reg_init_assign_test : reg
 co : Nbit_adder : output
 co : Nbit_adder2 : output
D
 data : ram : inout
 data : signed_test : reg
E
 en : ansi_port_list : input
Connects up to:test_port_order:c1:en 
 en : mux8 : input
 en : mux8_ansi_ports : input
 en : test_port_order : wire
Connects down to:ansi_port_list:c1:en 
I
 i : Nbit_adder : genvar
 i : Nbit_adder2 : genvar
 i : signed_test : input
 in_sig : in : input
Connects up to:test2:in_inst:in_wire 
 in_wire : test2 : wire
Connects down to:in:in_inst:in_sig 
O
 out1 : selects_and_arrays : wire
 out2 : selects_and_arrays : wire
 out3 : selects_and_arrays : wire
 out_sig : in : output
Connects up to:test2:in_inst:out_wire 
 out_wire : test2 : wire
Connects down to:in:in_inst:out_sig 
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